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单片机/工控 帖子详情 看了很多帖子，几乎没有人将ADC的采样时间、采样周期、采样率这些概念讲清楚 y375484311 2020-05-13 10:39:18 如题，如何区分adc的采样时间、采样间隙、采样率，能好好的通俗的讲一下之间的关系
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5629 6 打赏 收藏 看了很多帖子，几乎没有人将ADC的采样时间、采样周期、采样率这些概念讲清楚 如题，如何区分adc的采样时间、采样间隙、采样率，能好好的通俗的讲一下之间的关系 复制链接
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用AI写文章 6 条回复 切换为时间正序 请发表友善的回复… 发表回复 打赏红包 需支付: 0.00 元 取 消 确 定 qq_43489961 2021-05-18 打赏举报 回复 3 更正解答人的一个错误，我差点被误导了，应该是采样频率大于或等于2倍信号频率 worldy 2021-05-05 打赏举报 回复 采样周期：连续信号要准确的进行后续分析，理论上必须使用等时间间隔采样，这个时间间隔就是采样周期。
采样间隔：就是采样周期。
采样率: 就是采样频率，f=1/T，就是采样周期的倒数。理论上必须大于最高信号频率的2倍，才不会引起混叠失真。 dceacho 2021-05-03 打赏举报 回复 引用 2 楼 NUM52 的回复:还是没有看懂，信号的周期不是明显比采样的周期大的多吗
必须这样啊，一楼图来说如果采样周期比信号周期大的话，adc就没任何实际意义了，根本无法从ADC值判断信号是个什么信号, 当年数字信号处理那门课讲了忘记至少是两倍还是3倍的原信号频率
采样时间就是采样时间，因为ADC不可能瞬间完成 NUM52 2021-05-01 打赏举报 回复 1 还是没有看懂，信号的周期不是明显比采样的周期大的多吗
水滴重甲 2020-05-13 打赏举报 回复 1 才回答了你的另一个帖子，这个也一并回答了吧。
哈哈，还是用这个图
采样周期：为了不让被采信号失真，必须满足采样定理，采样周期必须大于信号周期的2倍，工业上必须是5倍。
采样间隔：就是我图上画的间隔。
采样率: 就是采样频率，f=1/T，就是采样周期的倒数。
大概就这样了。
y375484311 2022-07-15 举报 回复 @水滴重甲 非常感谢 Arm推出基于Pelion Smart Spaces的Space Analytics解决方案.pdf Arm推出基于Pelion Smart Spaces的Space Analytics解决方案.pdf 时钟抖动对高速ADC采样系统的影响 在高速数据采样中，ADC时钟信号的稳定性对其性能有至关重要的影响，因为这些抖动会破坏高速ADC的时序。
孔径的定义
孔径时间ta，是指从采样时钟跳变开始，一直到保持电压建立。换言之，孔径是指采样保持电路中开关切换的时间，即从低阻态转换为高阻态的时间。由上面图可以看出，在ta时间内，模拟信号实际上是一直处于变化状态的，这就会导致量化值与实际模拟信号的一个延迟。对于一个确定的ADC来讲，孔径时... ad采样信噪比与噪声_请教一个ADC过采样对snr解调门限增益的问题 ？ 我想问的是数字解调模块中ADC的位宽和采样率的确定的问题，在通信IC设计一书中作者含糊的带过，没讲出啥本质，特此发帖和各位版友讨论下。1.书上的AD量化都是分析不带噪的干净信号。理论上，一个ADC的SNR(信号与噪声的比值)等于(6.02N＋1.76)dB。如果是过采样比是k,泽进一步延伸为SNR=(6.02N＋1.76)+10*log10(k)2.比如一个QAM256的接收机解调门限为32dB.... KL25 16位ADC最高转换率代码效率测试及采样测试 【经验分享】KL25 16位单端ADC最高转换频率下代码效率测试及被采波形复现
一， KL25 16位ADC最高转换率基本知识
要将16位ADC的转换率配置为最高，首先需要选择最高的ADC模块转换时钟频率，16位ADC模块转换时钟范围可以在KL25的datasheet中查看到：
图1
如果实际的Bus时钟配置为24Mhz，那么ADC转换时钟频率fADCK要达到最高，就 原来这就是带通信号采样定理与频谱搬移过程 作为FPGA工程师或相关硬件工程师，不知道大家在做ADC采集时是否经常有以下**类似疑问**：
- 奈奎斯特采样定理要求采样率是信号频率的2倍以上，这32MHZ的采样率的ADC怎么采集70±10MHZ信号？
- 假如32MHZ的采样率ADC能够采集70±10MHZ信号，那么在FPGA中看到的信号应该多少频率？
- 带通信号本身的带宽并不一定很宽，那么能不能采用比奈奎斯特采样频率更低的频率来采样呢？
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